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KAKEN_18H03215seika  
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本文公開日
 
タイトル
タイトル ビルディングブロック型計算システムにおけるチップブリッジを用いた積層方式  
カナ ビルディング ブロックガタ ケイサン システム ニ オケル チップ ブリッジ オ モチイタ セキソウ ホウシキ  
ローマ字 Birudingu burokkugata keisan shisutemu ni okeru chippu burijji o mochiita sekisō hōshiki  
別タイトル
名前 Stacking methods with chip bridges for a building block computing system  
カナ  
ローマ字  
著者
名前 天野, 英晴  
カナ アマノ, ヒデハル  
ローマ字 Amano, Hideharu  
所属 慶應義塾大学・理工学部 (矢上) ・教授  
所属(翻訳)  
役割 Research team head  
外部リンク 科研費研究者番号 : 60175932

名前 並木, 美太郎  
カナ ナミキ, ミタロウ  
ローマ字 Namiki, Mitarō  
所属 東京農工大学・工学 (系) 研究科 (研究院) ・教授  
所属(翻訳)  
役割 Research team member  
外部リンク 科研費研究者番号 : 10208077

名前 中村, 宏  
カナ ナカムラ, ヒロシ  
ローマ字 Nakamura, Hiroshi  
所属 東京大学・大学院情報理工学系研究科・教授  
所属(翻訳)  
役割 Research team member  
外部リンク 科研費研究者番号 : 20212102

名前 宇佐美, 公良  
カナ ウサミ, キミヨシ  
ローマ字 Usami, Kimiyoshi  
所属 芝浦工業大学・工学部・教授  
所属(翻訳)  
役割 Research team member  
外部リンク 科研費研究者番号 : 20365547

名前 近藤, 正章  
カナ コンドウ, マサアキ  
ローマ字 Kondō, Masaaki  
所属 東京大学・大学院情報理工学系研究科・准教授  
所属(翻訳)  
役割 Research team member  
外部リンク 科研費研究者番号 : 30376660

名前 鯉渕, 道紘  
カナ コイブチ, ミチヒロ  
ローマ字 Koibuchi, Michihiro  
所属 国立情報学研究所・アーキテクチャ科学研究系・准教授  
所属(翻訳)  
役割 Research team member  
外部リンク 科研費研究者番号 : 40413926

名前 黒田, 忠広  
カナ クロダ, タダヒロ  
ローマ字 Kuroda, Tadahiro  
所属 東京大学・大学院工学系研究科 (工学部) ・教授  
所属(翻訳)  
役割 Research team member  
外部リンク 科研費研究者番号 : 50327681
 
出版地
 
出版者
名前  
カナ  
ローマ字  
日付
出版年(from:yyyy) 2021  
出版年(to:yyyy)  
作成日(yyyy-mm-dd)  
更新日(yyyy-mm-dd)  
記録日(yyyy-mm-dd)  
形態
1 pdf  
上位タイトル
名前 科学研究費補助金研究成果報告書  
翻訳  
 
 
2020  
 
開始ページ  
終了ページ  
ISSN
 
ISBN
 
DOI
URI
JaLCDOI
NII論文ID
 
医中誌ID
 
その他ID
 
博士論文情報
学位授与番号  
学位授与年月日  
学位名  
学位授与機関  
抄録
ビルディングブロック型計算システムを構築するためのチップ積層の電気的特性を測定するTCI Testerを用いて、今まで実装した各種チップ上に積層して測定、評価を行った。この結果を反映して、ルネサス65nm用に開発したIPをUSJC 50nm用にアップグレードした。さらに、IPの組み込み方の制約を考えるために、チップのレイアウトからパワーグリッドの抵抗解析を行った。結果より、パワーグリッドの抵抗が大きい程、実チップの動作範囲が狭くなることがわかり、IPを組み込む際のレイアウト方法のガイドラインが明らかになった。
We have developed TCI tester which stacks on a chip providing TCI IP, and evaluated the operational conditions by stacking on several chips with TCI IP. According to the evaluation results, we ported TCI IP for Renesas 65nm to USJC 50nm for future use of TCI techniques. Also, in order to investigate how to layout the TCI IP, we evaluated the resistance of power grid of the real chips. As a result, it appears that chips with high resistance power grid have limited conditions to work. The guideline to embed TCI IP was established through this study.
 
目次

 
キーワード
三次元積層技術  

チップ間ワイヤレス通信  
NDC
 
注記
研究種目 : 基盤研究 (B) (一般)
研究期間 : 2018~2020
課題番号 : 18H03215
研究分野 : コンピュータアーキテクチャ
 
言語
日本語  

英語  
資源タイプ
text  
ジャンル
Research Paper  
著者版フラグ
publisher  
関連DOI
アクセス条件

 
最終更新日
Apr 18, 2024 09:45:16  
作成日
May 17, 2022 13:20:36  
所有者
mediacenter
 
更新履歴
May 17, 2022    インデックス を変更
Aug 28, 2023    著者 著者ID,著者 名前,著者 カナ,著者 ローマ字,著者 所属,著者 所属(翻訳),著者 役割,著者 外部リンク,抄録 内容,注記 注記 を変更
Apr 18, 2024    著者 を変更
 
インデックス
/ Public / 科学研究費補助金研究成果報告書 / 2020年度 / 日本学術振興会
 
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