| アイテムタイプ |
Article |
| ID |
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| プレビュー |
| 画像 |
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| キャプション |
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| 本文 |
KAKEN_18H03215seika.pdf
| Type |
:application/pdf |
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:280.5 KB
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| Last updated |
:Apr 18, 2024 |
| Downloads |
: 237 |
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| 本文公開日 |
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| タイトル |
| タイトル |
ビルディングブロック型計算システムにおけるチップブリッジを用いた積層方式
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| カナ |
ビルディング ブロックガタ ケイサン システム ニ オケル チップ ブリッジ オ モチイタ セキソウ ホウシキ
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| ローマ字 |
Birudingu burokkugata keisan shisutemu ni okeru chippu burijji o mochiita sekisō hōshiki
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| 別タイトル |
| 名前 |
Stacking methods with chip bridges for a building block computing system
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| カナ |
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| ローマ字 |
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| 著者 |
| 名前 |
天野, 英晴
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| カナ |
アマノ, ヒデハル
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| ローマ字 |
Amano, Hideharu
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| 所属 |
慶應義塾大学・理工学部 (矢上) ・教授
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| 所属(翻訳) |
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| 役割 |
Research team head
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| 外部リンク |
科研費研究者番号 : 60175932
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| 名前 |
並木, 美太郎
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| カナ |
ナミキ, ミタロウ
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| ローマ字 |
Namiki, Mitarō
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| 所属 |
東京農工大学・工学 (系) 研究科 (研究院) ・教授
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| 所属(翻訳) |
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| 役割 |
Research team member
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| 外部リンク |
科研費研究者番号 : 10208077
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| 名前 |
中村, 宏
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| カナ |
ナカムラ, ヒロシ
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| ローマ字 |
Nakamura, Hiroshi
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| 所属 |
東京大学・大学院情報理工学系研究科・教授
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| 所属(翻訳) |
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| 役割 |
Research team member
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| 外部リンク |
科研費研究者番号 : 20212102
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| 名前 |
宇佐美, 公良
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| カナ |
ウサミ, キミヨシ
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| ローマ字 |
Usami, Kimiyoshi
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| 所属 |
芝浦工業大学・工学部・教授
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| 所属(翻訳) |
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| 役割 |
Research team member
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| 外部リンク |
科研費研究者番号 : 20365547
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| 名前 |
近藤, 正章
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| カナ |
コンドウ, マサアキ
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| ローマ字 |
Kondō, Masaaki
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| 所属 |
東京大学・大学院情報理工学系研究科・准教授
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| 所属(翻訳) |
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| 役割 |
Research team member
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| 外部リンク |
科研費研究者番号 : 30376660
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| 名前 |
鯉渕, 道紘
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| カナ |
コイブチ, ミチヒロ
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| ローマ字 |
Koibuchi, Michihiro
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| 所属 |
国立情報学研究所・アーキテクチャ科学研究系・准教授
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| 所属(翻訳) |
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| 役割 |
Research team member
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| 外部リンク |
科研費研究者番号 : 40413926
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| 名前 |
黒田, 忠広
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| カナ |
クロダ, タダヒロ
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| ローマ字 |
Kuroda, Tadahiro
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| 所属 |
東京大学・大学院工学系研究科 (工学部) ・教授
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| 所属(翻訳) |
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| 役割 |
Research team member
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| 外部リンク |
科研費研究者番号 : 50327681
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| 版 |
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| 出版地 |
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| 出版者 |
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| 日付 |
| 出版年(from:yyyy) |
2021
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| 出版年(to:yyyy) |
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| 作成日(yyyy-mm-dd) |
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| 更新日(yyyy-mm-dd) |
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| 記録日(yyyy-mm-dd) |
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| 形態 |
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| 上位タイトル |
| 名前 |
科学研究費補助金研究成果報告書
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| 翻訳 |
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| 巻 |
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| 号 |
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| 年 |
2020
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| 月 |
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| 開始ページ |
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| 終了ページ |
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| ISSN |
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| ISBN |
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| DOI |
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| URI |
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| JaLCDOI |
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| NII論文ID |
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| 医中誌ID |
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| その他ID |
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| 博士論文情報 |
| 学位授与番号 |
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| 学位授与年月日 |
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| 学位名 |
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| 学位授与機関 |
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| 抄録 |
ビルディングブロック型計算システムを構築するためのチップ積層の電気的特性を測定するTCI Testerを用いて、今まで実装した各種チップ上に積層して測定、評価を行った。この結果を反映して、ルネサス65nm用に開発したIPをUSJC 50nm用にアップグレードした。さらに、IPの組み込み方の制約を考えるために、チップのレイアウトからパワーグリッドの抵抗解析を行った。結果より、パワーグリッドの抵抗が大きい程、実チップの動作範囲が狭くなることがわかり、IPを組み込む際のレイアウト方法のガイドラインが明らかになった。
We have developed TCI tester which stacks on a chip providing TCI IP, and evaluated the operational conditions by stacking on several chips with TCI IP. According to the evaluation results, we ported TCI IP for Renesas 65nm to USJC 50nm for future use of TCI techniques. Also, in order to investigate how to layout the TCI IP, we evaluated the resistance of power grid of the real chips. As a result, it appears that chips with high resistance power grid have limited conditions to work. The guideline to embed TCI IP was established through this study.
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| 目次 |
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| キーワード |
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| NDC |
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| 注記 |
研究種目 : 基盤研究 (B) (一般)
研究期間 : 2018～2020
課題番号 : 18H03215
研究分野 : コンピュータアーキテクチャ
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| 言語 |
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| 資源タイプ |
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| ジャンル |
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| 著者版フラグ |
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| 関連DOI |
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| アクセス条件 |
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| 最終更新日 |
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| 作成日 |
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| 所有者 |
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| 更新履歴 |
| May 17, 2022 | | インデックス を変更 |
| Aug 28, 2023 | | 著者 著者ID,著者 名前,著者 カナ,著者 ローマ字,著者 所属,著者 所属(翻訳),著者 役割,著者 外部リンク,抄録 内容,注記 注記 を変更 |
| Apr 18, 2024 | | 著者 を変更 |
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| インデックス |
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| 関連アイテム |
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